42758
|
各位好，有个问题像大家请教一下，检测上升沿和下降沿的 ,当检测到上升沿时
out 输出1，检测到下降沿时out 输出0，用的以下的代码, 但是用逻辑分析仪查看波形如下，out 输出1延迟了两个时钟周期20ns,请问下有 没有好的代码方法让这个延迟时间短一点，测量了别人的延迟只有5ns
4
|
|
相关推荐
8个回答
|
|
|
你的比较方法不对，这种边沿检测法，用的是时序电路，最小时间当然是1个时钟周期，你说的5ns，估计是组合逻辑的延时吧，这是不能比较的。
比如 always @(posedge mcu_sig_3 or negedge rst_n) begin if(!rst_n) out <= 0; else out <= 1; end 这个从判断mcu_sig_3上升沿，到out输出，就快， 几ns而已，就是一个选择器的输出延时而已。。。。但这种方法没有意思，FPGA设计的边沿判断，都是采用2级寄存器打拍的方法，只要系统设计合理，不在乎那两个时钟周期。 |
|
|
|
|
|
如果想使用边沿检测法做你如上所述的输出，并且想减小输出延时，只能提高检测时钟频率！
|
|
|
|
|
|
你的延时肯定是两个时钟周期啊，产生rising_edge或者falling_edge需要一个时钟周期，检测它们然后产生输出由需要一个周期。
|
|
|
2014-12-25 20:40:29
评论
|
|
|
posedge 和 negedge 本身就是类似边沿检测的功能
|
|
|
|
|
|
规范设计时，还得用时钟采样打拍
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
常用的方法，哈哈
|
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
求FPGA 驱动控制ltc2271 或者 ltc2180 或者 ltc2190或者 ltc2202 的代码
1290 浏览 0 评论
408 浏览 0 评论
求助：遇见诡异问题，FPGA模块A输出端口连接模块B输入后，模块A不能正常工作的
1442 浏览 1 评论
468 浏览 0 评论
1398 浏览 1 评论
4275 浏览 94 评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
淘帖
957
