[经验]

cpld fpga设计时要注意的规范

杨磊

2012-8-10 18:51:22

1862

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cpld FPGA设计时要注意的规范
cpld ，fpga 设计时大家要注意coding 规范
cpld ，fpga 设计时大家要注意coding 规范，的确很重要
工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），
不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调
试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果
一个项目做了一半一个人走了，接班的估计得从头开始设计；如果需要在原来的版本基础上
增加新功能，很可能也得从头来过，很难做到设计的可重用性。

在逻辑方面，我觉得比较重要的规范有这些：

1. 设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过后才能进
行下一步的工作。这样做乍看起来很花时间，但是从整个项目过程来看，绝对要比一上来就
写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。

2. 代码规范。
a. 设计要参数化。比如一开始的设计时钟周期是 30ns ，复位周期是 5 个时钟周期，我们可以
这么写：
      parameter  CLK_PERIOD = 30;
      parameter  RST_MUL_tiME = 5;
      parameter  RST_TIME = RST_MUL_TIME * CLK_PERIOD;
      ...
      rst_n = 1'b0;
      # RST_TIME rst_n = 1'b1;
      ...
      # CLK_PERIOD/2 clk <= ~clk;
如果在另一个设计中的时钟是40ns ，复位周期不变，我们只需对CLK_PERIOD进行重新
例化就行了，从而使得代码更加易于重用。

b. 信号命名要规范化。
1)  信号名一律小写，参数用大写。
2)  对于低电平有效的信号结尾要用_n标记，如rst_n。
3)  端口信号排列要统一，一个信号只占一行，最好按输入输出及从哪个模块来到哪个模块
去的关系排列，这样在后期仿真验证找错时后方便很多。如：
   module a(
            //input
            clk,
            rst_n, //globle signal
            wren,
            rden,
            av alon_din,  //related to avalon bus
            sdi,       //related to serial port input
            //output
            data_ready,