电路设计基础：上拉电阻、下拉电阻分析

上拉电阻、下拉电阻

在电子元器件间中，并不存在上拉电阻和下拉电阻这两种实体的电阻，之所以这样称呼，原因是根据电阻不同使用的场景来定义的，其本质还是电阻。

上拉电阻的定义：在某信号线上，通过电阻与一个固定的高电平VCC相接，使其电压在空闲状态保持在VCC电平，此时电阻被称为上拉电阻。

同理，下拉电阻的定义：将某信号线通过电阻接在固定的低电平GND上，使其空闲状态保持GND电平，此时的电阻被称为下拉电阻。

如下图所示，R1为上拉电阻，R2为下拉电阻。如果R1的阻值在上百K，能提供给信号线上负载电流非常小，对负载电容充电比较慢，此时电阻被称为弱上拉。

同理当下拉的电阻非常大时，导致下拉的速度比较缓慢，此时的电阻被称为弱下拉。而当上下拉的电平可以提供较大的电流给芯片时，此时的电阻被称为是强上拉或强下拉。

上拉电阻：

1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平 （一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

2、OC门电路必须加上拉电阻，才能使用。

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。同時管脚悬空就比较容易接受外界的电磁干扰（MOS器件为高输入阻抗，极容易引入外界干扰）。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

上拉电阻、下拉电阻在OC/OD门的应用

所谓OC门就是Open Collector，集电极开路，如下图所示：

所谓OD门就是Open Drain，漏极开路，如下图所示。

因此，OC门是针对三极管来说，OD门是针对MOS管来说。从OC门和OD电路可以看出，当输入电平为H时，输出电平为L，当输入电平为L时，此时输出电平为不稳定的状态，即高阻态，容易受到外界的干扰。

OC门和OD门不具备输出高电平的能力。此时，如果在集电极或漏极上增加上拉电阻，如下图所示：

当输入为高电平时，输出还是为低；输出为低电平时，输出电平为VCC。此时的OC门和OD门就具备了输出高、低电平的功能，而且电平被固定的钳位在VCC或者GND。

上拉电阻阻值选择原则:

1、从节约功耗及芯片的灌电流能力考虑应当足够大：电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小：电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。

综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。

对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，有几个因素：

1.驱动能力与功耗的平衡。
2.下级电路的驱动需求。
3.高低电平的设定。
4.频率特性。

下拉电阻的设定原则与上拉电阻一样

OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。

选上拉电阻时：500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。

当输出高电平时，忽略管子的漏电流，两输入口需200uA ：200uA x15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列。

设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）

上拉电阻：将某输出电位点采用电阻与电源VDD相连的电阻。因为输出端可以是具有内阻的电压源，由于上拉电阻与VDD连接，利用该电阻的分压原理（一般上拉电阻比输出端内阻大得多，至于该阻值的大小见上拉电阻的选取原则），从而将输出端电位拉高。

1.如果电平用OC(集电极开路，TTL)或OD(漏极开路，COMS)输出，那么不用上拉电阻是不能工作的， 这个很容易理解，管子没有电源就不能输出高电平了。

2.如果输出电流比较大，输出的电平就会降低（电路中已经有了一个上拉电阻，但是电阻太大，压降太高），就可以用上拉电阻提供电流分量， 把电平“拉高”。（就是并一个电阻在IC内部的上拉电阻上， 让它的压降小一点）。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。

需要注意的是，上拉电阻太大会引起输出电平的延迟。（RC延时） 一般CMOS门电路输出不能给它悬空，都是接上拉电阻设定成高电平。下拉电阻：和上拉电阻的原理差不多，只是拉到GND去而已，那样电平就会被拉低。下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。

上/下拉电阻的选型

（1） 从功耗消耗的角度

上拉电阻和电源相连接，下拉电阻和GND相连接，在对电阻进行选型时，需要考虑到电阻自身带来的损耗。比如在按键电路中，电阻取10K可以满足条件，取20K也可以满足条件。但是明显电阻取20k时，电阻消耗的能量会更低。在对待机有需求的电路中，需要严格控制上下拉电阻的取值。

（2） 从驱动能力的角度

驱动能力的大小和提供的电流有关系。比如在OC门和OD门电路中，上拉电阻取太大，在输出高电平时，无法为后级提供较大的电流。如下图所示，LED正常工作时需要5~10mA电流，如果电阻取太大，LED灯无法点亮，因此需结合LED灯的电流和电压来选取上拉电阻。

（3） 从信号速率的角度

在IIC的总线上需要增加上拉电阻，上拉电阻太大，会减慢信号由低向高电平转变的时间，上升沿变缓，影响信号上速率。

上拉电阻工作原理

如上图所示，上部的一个Bias Resaitor 电阻因为是接地，因而叫做下拉电阻，意思是将电路节点A的电平向低方向（地）拉；同样，图中下部的一个Bias Resaitor 电阻因为接电源（正），因而叫做上拉电阻，意思是将电路节点A的电平向高方向（电源正）拉。

当然，许多电路中上拉电阻和下拉电阻中间的那个12k电阻是没有的或者是看不到的。 上图是RS-485/RS-422总线上的，可以一下子认识上拉电阻和下拉电阻的意思。但许多电路只有一个上拉电阻或下拉电阻，而且实际中，还是上拉电阻的为多。

在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。

1、定义
上拉就是将不确定的信号通过一个电阻嵌位在高电平，电阻同时起限流作用，下拉同理！
上拉是对器件注入电流，下拉是输出电流；
弱强只是上拉电阻的阻值不同，没有什么严格区分；

对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

2、为什么要使用拉电阻
一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。

数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！

一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接，I/O端口的输出类似于一个三极管的C，当C接通过一个电阻和电源连接在一起的时候，该电阻成为上C拉电阻，也就是说，如果该端口正常时为高电平，C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平；

作用：
比如，当一个接有上拉电阻的端口设为输如状态时，他的常态就为高电平，用于检测低电平的输入。

上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是灌电流。