[问答]

AD7124-4的DOUT/RDY脚始终是低电平的原因？

问答对人有帮助，内容完整，我也想知道答案 0 电路如下配置如下开启通道0，内部参考电压，连续转化，滤波FS设置1920 sin4，控制寄存器使能数据状态位，CS_EN位，内部时钟，全功率模式。问题：寄存器CS_EN位设置为1，应该在CS高电平是Dout脚变成RDY功能，但是发现CS为高电平后DOUT/RDY脚始终是低电平。滤波器FS设置是1920 数据转换速率应该是10HZ。如果CS_EN设置为0，在数据传输完成CS为高电平后DOUT/RDY脚用示波器看是从高电平缓慢的降到低电平的~ 用读取状态寄存器方法来判断数据转换完成的方法是可以的。 0 本主题由 Harmony技术专家于 2023-12-13 10:25 审核通过
2023-12-13 09:22:40　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 张程明该类别下有 99 个回答。邀请回答 jf_50240986 该类别下有 83 个回答。邀请回答 shaorc 该类别下有 73 个回答。邀请回答 Music 该类别下有 72 个回答。邀请回答 leetow2006 该类别下有 64 个回答。邀请回答王尚岱该类别下有 43 个回答。邀请回答 CCCLLL 该类别下有 41 个回答。邀请回答 mintsy 该类别下有 39 个回答。邀请回答梅利号该类别下有 38 个回答。邀请回答 wp2010abc 该类别下有 36 个回答。邀请回答熊本熊该类别下有 33 个回答。邀请回答河神大人该类别下有 33 个回答。邀请回答硬件工程师1 该类别下有 32 个回答，其中被选为最佳答案 1 次。邀请回答哔哔哔- 该类别下有 32 个回答。邀请回答奇牙虎威该类别下有 31 个回答。邀请回答 Duke 该类别下有 28 个回答。邀请回答 chunhuahua 该类别下有 27 个回答。邀请回答 siyugege 该类别下有 27 个回答。邀请回答谢新貌该类别下有 27 个回答。邀请回答阿城138 该类别下有 26 个回答。邀请回答举报刘埃生相关推荐 • AD7124-4 4线RTD cs给低电平后，CD拉高后为低电平。请问是什么原因？ 2976 • 自己布的板子，AD7760 DRDY始终是低电平是为什么？ 295 • AD7760 DRDY始终是低电平，请问是什么原因？ 1645 • AD7124-4 4线RTD cs给低电平后，无论是否有SCLK脉冲MISO引脚总是有低电平是什么原因？ 239 • AD7124-4的Dout/dry输出问题 4624 • at89c52复位电路rst端始终是低电平 5699 • max1415的DRDY引脚始终是低电平是什么原因？ 12421 • 关于AD7124-4配置单次转换模式的问题求解 185 • AD7124-4想把AIN6引脚配置成单端输入，如何配置？ 255 • ad7195采集数据不正常是什么原因导致的？ 178