[问答]

AD9163配置后SYNC无拉高怎么解决？

问答对人有帮助，内容完整，我也想知道答案 0 AD9163的配置参数为: DEVICECLK为5G， L =8; M=2， F=1， S= 2 , 插值系数为8，因此经过计算204B的线速率为 3.125G，因此配置FPGA的IP核的refclk =156.25Mhz, coreclk=78.125Mhz， AD9163的配置流程按照文档的DAC_STARTUP 以及204B_STARTUP，完成配置后，PLL均锁定，最后开始操作0x300 使能建链,后，9163的sync不拉高，读取AD相关寄存器，发现没有受到GCS，没有收到同步数据，0x084配置为0x00, 0x289配置为0x02，0x230配置为0x02，这种配置是不是AD9163的速率也是3.125G？？ 0 本主题由 Harmony技术专家于 2023-12-8 09:54 审核通过
2023-12-8 08:31:23　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 张程明该类别下有 99 个回答。邀请回答 jf_50240986 该类别下有 83 个回答。邀请回答 shaorc 该类别下有 73 个回答。邀请回答 Music 该类别下有 72 个回答。邀请回答 leetow2006 该类别下有 64 个回答。邀请回答王尚岱该类别下有 43 个回答。邀请回答 CCCLLL 该类别下有 41 个回答。邀请回答 mintsy 该类别下有 39 个回答。邀请回答梅利号该类别下有 38 个回答。邀请回答 wp2010abc 该类别下有 36 个回答。邀请回答河神大人该类别下有 33 个回答。邀请回答熊本熊该类别下有 33 个回答。邀请回答哔哔哔- 该类别下有 32 个回答。邀请回答硬件工程师1 该类别下有 32 个回答，其中被选为最佳答案 1 次。邀请回答奇牙虎威该类别下有 31 个回答。邀请回答 Duke 该类别下有 28 个回答。邀请回答 chunhuahua 该类别下有 27 个回答。邀请回答 siyugege 该类别下有 27 个回答。邀请回答谢新貌该类别下有 27 个回答。邀请回答阿城138 该类别下有 26 个回答。邀请回答举报周煌煦相关推荐 • 请问AD9163配置速率问题 5247 • 使用AD9163的时候遇到JESD204B的SYNC信号周期性拉低如何解决？ 268 • 请问ad9163无法完成CGS可能是哪里的问题？ 2145 • 请问ad9163无法完成CGS是因为配置不正确吗？ 2078 • 请问AD9163的时钟输入范围多大，输入时钟大小与输入数据速率是什么关系？ 1916 • AD9163的时钟输入范围多大，输入时钟大小与输入数据速率是什么关系？ 450 • ad9163配置完后无法完成CGS阶段操作，寄存器0x024的bit3读出来为1，其它位都为0表示什么意思呢？ 332 • ad9689配置完成后FPGA内部的SYNC无法拉高怎么解决？ 215 • 请问有详细的寄存器功能介绍的文档吗？ 1946 • ad9164偶尔sync无法拉高怎么解决？ 308