有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？

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问答对人有帮助，内容完整，我也想知道答案 0 目前使用的的时xilinx kintex7 核心板，使用Bank14作为LVDS输入和输出，Bank14供电为2.5V，并联100欧电阻，测量出来有输出也有输入，但是FPGA读不到数据，为什么？ 0 本主题由 dianzi_0101 于 2023-9-14 14:49 审核通过
2023-9-14 10:19:21　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答举报 Chris1218 相关推荐 • 将LVDS_25驱动到ASIC是否安全？ 1703 • 是否可以将LVDS_25输出直接连接到Virtex7 FPGA中的Vcco 1.8V HP组？ 2929 • DIFF_SSTL15由LVDS驱动的问题如何解答 9695 • LVDS和LVDS_25 I / O标准缓冲器是否符合安全标准？ 1936 • AD9467输出电平标准为LVDS，是否支持连接FPGA BANK1.8V？ 164 • 怎么使用LVDS IO引脚作为1位ADC？ 2713 • 请问有什么好办法能从这个FPGA读取13位ADC的数值？ 1968 • 如何利用Spartan-3 FPGA进行LVDS信号倒相设计？ 781 • 请问AD9122的LVDS数据接口内部在P-N端之间有100欧姆电阻吗？ 3071 • LVDS输出是否需要任何电压转换器？ 923 1个回答

答案对人有帮助，有参考价值 0 可能原因如下： 1. 电阻的阻值有误：电阻并联在LVDS信号线上可以提高信号稳定性，但是如果阻值不合适，可能会影响信号的传输质量。 2. LVDS电平有误：LVDS信号的标准电平范围为1.14V到1.40V，如果信号超出这个范围可能会被FPGA过滤掉。 3. Bank14的IO设置不正确：需要设置正确的IO口参数（如信号类型、电平标准等），才能正确读取LVDS信号的数据。建议检查以上可能存在的问题，或者更详细地描述问题以便更精准地解答。

2023-9-21 09:37:09 评论举报贾伟刚