[问答]

在DDR的PCB布线中怎样保证32位数据的时序呢？

问答对人有帮助，内容完整，我也想知道答案 0 在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？ 1
2023-4-11 17:36:23　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 佚小星该类别下有 46 个回答。邀请回答 shaorc 该类别下有 23 个回答。邀请回答迈拓维矩该类别下有 15 个回答。邀请回答伊森Y亨特该类别下有 10 个回答。邀请回答唐皇偏头痛该类别下有 8 个回答。邀请回答我爱妖妖该类别下有 7 个回答。邀请回答逸興遄飛该类别下有 7 个回答。邀请回答 ss 该类别下有 7 个回答。邀请回答毕尊天后该类别下有 7 个回答。邀请回答菜鸟零零该类别下有 7 个回答。邀请回答硬件电子友该类别下有 7 个回答。邀请回答千帆少年该类别下有 6 个回答。邀请回答草房子的新生该类别下有 6 个回答。邀请回答四叶草1 该类别下有 6 个回答，其中被选为最佳答案 1 次。邀请回答 blust 该类别下有 5 个回答，其中被选为最佳答案 21 次。邀请回答 Music 该类别下有 5 个回答。邀请回答 fashaoyou0000 该类别下有 5 个回答。邀请回答平漂流该类别下有 5 个回答。邀请回答 h1654155957.9311 该类别下有 5 个回答。邀请回答 chdcom 该类别下有 5 个回答。邀请回答举报申根换相关推荐 • 在DDR的PCB布线中怎样保证32位数据的时序呢？ 620 • ARM335X DDR 布线请教 1441 • 在FPGA中模拟SPI接口要如何保证这个时序要求呀？ 1965 • pcb布线过孔与绕线的选择问题 4462 • 怎样计算PCB布线中走线允许的最大长度？ 981 • 请问FPGA如何串行接收16位或32位数据？ 3541 • DDR布线分组分层疑问？ 8946 • 怎么解决FPGA设计时序问题？ 1908 • PCB布线 5071 • 怎样对DDR3芯片进行读写控制呢 1662 1个回答

答案对人有帮助，有参考价值 0 1、DDR的地址和控制信号线为一组，和DDR 的CLK的布线长度相差不超过400mil,信号线之间间隔10mil-15mil，宽度一般为5mil； 2、数据信号线为一组（包括DQ,DQS,DM）DQ,DM和DQS长度相差不超过200mil,DQS和CLK线长相差不超过400mil；从上面可以看出各组和作为参考信号线的时钟信号线长度，基本要保持一致，最大不超过600mil,也就是说，实际上布线的时候各组还是要求等长的。

2023-4-11 17:36:45 评论举报李红