[资料]

全志A40i＋Logos FPGA开发板（4核ARM Cortex-A7）硬件说明书（下）

2023-1-31 22:38:07 571 嵌入式 FPGA

0 前言本文档主要介绍板卡硬件接口资源以及设计注意事项等内容，测试板卡为创龙科技旗下的全志A40i＋Logos FPGA 开发板。核心板的ARM端和FPGA端的IO电平标准一般为3.3V，上拉电源一般不超过3.3V，当外接信号电平与IO电平不匹配时，中间需增加电平转换芯片或信号隔离芯片。按键或接口需考虑ESD设计，ESD器件选型时需注意结电容是否偏大，否则可能会影响到信号通信。核心板CPU、ROM、RAM、电源、晶振等所有器件均采用国产工业级方案，国产化率100%。同时，评估底板大部分元器件亦采用国产工业级方案。图 1 评估板硬件资源图解1 图 2 评估板硬件资源图解2 MIPI LCD接口 CON13为MIPI LCD接口，采用40pin FFC连接器，间距0.5mm。 J7为MIPI LCD的电容触摸接口CAP TS，采用6pin FFC连接器，间距0.5mm。图 42 图 43 设计注意事项：（1）若CAP TS(J7)的nINT引脚需分配使用其他IO，请使用引脚信号名称包含EINTx字段（支持中断功能）的IO引脚。 TFT LCD接口 CON10为TFT LCD接口，采用40pin FFC连接器，间距0.5mm。图 44 图 45 设计注意事项： TFT LCD接口使用的LCD0信号与LVDS0、LVDS1信号为复用关系，如下图所示。图 46 通过A/F24/PB20/PWM4/3V3引脚输出PWM控制LCD背光，外部预留下拉10K电阻到地。 TFT LCD接口、LVDS LCD接口已同时连接TPX1、TPX2、TPY1、TPY2四线电阻触摸信号，请勿同时连接两种显示设备。 LVDS LCD接口 CON11为双路8bit LVDS LCD接口，采用2x 15pin双排针，间距2.0mm，包含LVDS信号及供电电源。CON12为背光控制接口，采用6pin白色端子座，间距2.54mm。J6为电阻触摸屏接口，采用4pin排针，间距2.54mm。图 47 图 48 设计注意事项： LVDS0、LVDS1信号与LCD0信号为复用关系。 LVDS LCD接口、TFT LCD接口同时连接了TPX1、TPX2、TPY1、TPY2四线电阻触摸信号，请勿同时连接两种显示设备。 HDMI OUT接口 CON9为HDMI OUT视频输出接口，采用标准19pin HDMI座。图 49 设计注意事项： HDMI座子的HPLG信号需下拉38.3K电阻到地，当外部设备接入时，会将此信号拉高。 A/V9/HDMI_HSCL/3V3和A/W9/HDMI_HSDA/3V3的IO电平为3.3V，需转换为5V电平再引出至HDMI座。 CVBS OUT接口 J9为CVBS OUT接口，由TVOUT3引出，采用RCA莲花座。图 52 TVIN接口 J8为TVIN接口，由TVIN0、TVIN1、TVIN2、TVIN3引出，采用6pin 2.54mm白色端子形式。图 53 图 54 USB接口 CON16(USB1 HOST)为USB2.0 HOST接口，采用双层Type-A型连接器；CON17(USB0 OTG)为USB2.0 OTG接口，采用Type-C连接器。 USB1 HOST接口评估底板通过USB HUB芯片将USB1总线拓展为4路USB HOST总线，将其中2路引出至USB1 HOST接口。图 55 图 56 USB0 OTG接口 USB0 OTG接口直接由USB0总线引出。图 57 图 58 Ethernet接口评估板包含1个ETH0 RGMII千兆网口、1个ETH1 MII百兆网口和1个ETH2 USB百兆网口。 ETH0 RGMII千兆网口 CON18为ETH0 RGMII千兆网口，RJ45连接器已内置隔离变压器。备注：A40i处理器内部集成1个GMAC控制器，支持1路RGMII千兆网口。图 59 图 60 设计注意事项： VDDL_1V2_ETH电源为YT8521SH-CA内部输出，请勿用于其它负载供电。 XTAL_I、XTAL_O引脚接入25MHz无源晶振。如需使用25MHz有源晶振，可从XTAL_I引脚接入，XTAL_O引脚悬空处理。 YT8521SH-CA芯片要求在供电稳定后，保持10ms后再拉高复位信号。请参考评估底板的复位电路方案，使用IO控制网口复位。 YT8521SH-CA芯片管脚LED0/PHYAD0、LED1/CFG_LDO0、LED2/CFG_LDO1、RESET_N的信号电平皆为3.3V，上拉配置时，请上拉到3.3V；其他信号管脚上拉配置时，请上拉到DVDD_RGMII(1.8V/2.5V/3.3V)电源。图 61 ETH1 MII百兆网口 CON19为ETH1 MII百兆网口，采用RJ45连接器，已内置隔离变压器。备注：A40i处理器内部集成1个EMAC控制器，支持1路MII百兆网口。图 62 图 63 设计注意事项： XTAL_IN、XTAL_OUT引脚接入25MHz无源晶振。如需使用25MHz有源晶振，可从XTAL_IN引脚接入，XTAL_OUT引脚悬空处理。 YT8512H芯片要求在供电稳定后，保持10ms后再拉高复位信号。请参考评估底板的复位电路方案，使用IO控制网口复位。 ETH2 USB百兆网口 CON20为ETH2 USB百兆网口，采用RJ45连接器，已内置隔离变压器。图 64 图 65 4G模块拓展接口 CON23为4G模块拓展接口，采用Mini PCIe插槽。评估底板通过USB HUB芯片将USB1总线拓展为4路USB HOST总线，其中引出一路进行4G模块拓展。图 66 CON21为Micro SIM卡座，采用插卡自弹形式，不带检测引脚。图 67 图 68 图 69 设计注意事项：为保证4G模块有稳定的电源供应，其3.3V电源需由MIC29302S/TR(U46)独立供电，至少提供2A电流输出。如要替换其他电源，建议使用LDO，详细请参考4G模块数据手册要求。如需控制4G模块供电，可贴上R277、R279电阻和Q7三极管，通过GPIO来控制4G模块电源使能状态。 WIFI模块评估底板通过USB HUB芯片将USB1总线拓展为4路USB HOST总线，其中引出一路进行WIFI模块拓展。板载WIFI模块(U49)型号为：必联BL-R8188EU2，采用邮票孔连接方式。备注：WIFI模块芯片生产商为台系厂家。 CON22为SMA接口，用于外接WIFI模块的2.4G天线。图 70 图 71 蓝牙模块 U47为板载蓝牙模块，通过UART2进行蓝牙模块拓展。型号为：亿佰特E104-BT5011A，采用邮票孔连接方式。模块自带PCB板载天线，无需外接天线。备注：蓝牙模块芯片生产商为挪威厂家。图 72 图 73 SATA接口 J4为标准7pin SATA硬盘接口。图 74 图 75 设计注意事项： SATA_ESTXP/M和SATA_ESRXP/M线路需靠近J4放置10nF的AC耦合电容。 FPGA JTAG接口 CON5为FPGA JTAG仿真调试接口，采用14pin简易牛角座连接器，间距2.0mm，可适配创龙科技的TL-PGMCable下载器。图 76 图 77 SDIO接口 SDIO总线在核心板已用作ARM端与FPGA端的通信，在底板上不作为外设。图 78 ARM端拓展IO信号接口 J10为ARM ExPORT0接口，采用2x 10pin排母，间距2.54mm，引出SYS_RESETn、AP-NMIn、Audio Codec、GPIO等拓展信号。图 79 图 80 FPGA端拓展IO信号接口 J11为FPGA ExPORT1接口，采用2x 12pin排母，间距2.54mm，引出FPGA端的IO拓展信号。图 81 图 82 CON24和CON25为3x 16pin欧式端子公座，间距2.54mm，引出FPGA端的IO拓展信号。图 83 图 84 图 85 1
举报淘帖0 只看该作者相关推荐 • FPGA案例开发手册——基于全志T3＋Logos FPGA核心板 1026 • 全志T113-i＋玄铁HiFi4开发板（双核ARM Cortex-A7 ）规格书 609 • 全国产！全志A40i＋Logos FPGA核心板（4核ARM Cortex-A7）硬件说明 412 • 全志A40i＋Logos FPGA开发板（4核ARM Cortex-A7）硬件说明书（上） 566 • 全国产！全志T3＋Logos FPGA开发板（4核ARM Cortex-A7）规格书 1688 • 全国产！全志T3＋Logos FPGA核心板（4核ARM Cortex-A7）规格书 1861 • 全志A20多功能开发板，ARM开发板，双核开发板 5423 • 开发板，ARM开发板，全志双核开发板，A20开发板 5722 • 开发板，ARM开发板，全志双核开发板，A20开发板 5321 • 开发板，ARM开发板，全志双核开发板，A20开发板 4556