完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
你好朋友。
我想使用Virtex ISERDES_NODELAY对快速4线总线进行反序列化。 总线大约为700 MHz。 我想确保反序列化的信号不是异相的。 我的意思是,如果其中一个ISERDES由于内部路由延迟而稍后将复位,则反序列化的信号会异相。 我将非常感谢你的帮助。 谢谢,狮子座 |
|
相关推荐
3个回答
|
|
嘿leo我想最好的方法是使用训练模式并使用DELAY或BITSLIP你可以对齐频道。
|
|
|
|
XAPP855提供了一个可以开始的参考设计。
|
|
|
|
听起来你担心的是总线会在不同步的情况下复位。
ISERDES重置与较慢的结构时域同步。 如果您的重置与该时域同步,并且总线中的所有ISERDES都会在该时间段内收到信号,则它们将同步复位。 用户指南中有一个图表和描述,显示了这个工作(ug190)。 现在,为了确保在训练完数据后你有单词对齐(你必须训练以该速率运行),你需要发送一个训练模式,然后使用bitslip功能来对齐来自 ISERDES。 XAPP855确实显示了使用训练模式和状态机对其进行解码的示例。 布兰登 |
|
|
|
只有小组成员才能发言,加入小组>>
2273 浏览 7 评论
2684 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2169 浏览 9 评论
3238 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2310 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
560浏览 1评论
1637浏览 1评论
131浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2282浏览 0评论
596浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-16 20:58 , Processed in 1.393626 second(s), Total 82, Slave 66 queries .
Powered by 电子发烧友网
© 2015 www.ws-dc.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号