[问答]

使用MIG控制器实现DDR3时出现设计未完全路由是什么原因？

问答对人有帮助，内容完整，我也想知道答案 0 大家好，我在使用MIG控制器实现DDR3时遇到以下错误工具：ISE 13.4 设备：virtex 6 警告：ParHelpers：360 - 设计未完全路由。 u_ddr3 / u_memc_ui_top / u_mem_intfc / phy_top0 / clk_rsync u_ddr3 / u_memc_ui_top / u_mem_intfc / phy_top0 / u_phy_data_io / gen_dqs [0] .u_phy_dqs_iob / dqs_p_iodelay u_ddr3 / u_memc_ui_top / u_mem_intfc / phy_top0 / u_phy_data_io / gen_dqs [1] .u_phy_dqs_iob / dqs_p_iodelay u_ddr3 / u_memc_ui_top / u_mem_intfc /phy_top0/u_phy_data_io/gen_dqs[2].u_phy_dqs_iob/dqs_p_iodelay u_ddr3 / u_memc_ui_top / u_mem_intfc / phy_top0 / u_phy_data_io / gen_dqs [3] .u_phy_dqs_iob / dqs_p_iodelay u_ddr3 / u_memc_ui_top / u_mem_intfc / phy_top0 / u_phy_data_io / gen_dqs [4] .u_phy_dqs_iob / dqs_p_iodelay u_ddr3 /u_memc_ui_top/u_mem_intfc/phy_top0/u_phy_data_io/gen_dqs[5].u_phy_dqs_iob/dqs_p_iodelay u_ddr3 / u_memc_ui_top / u_mem_intfc / phy_top0 / u_phy_data_io / gen_dqs [6] .u_phy_dqs_iob / dqs_p_iodelay u_ddr3 / u_memc_ui_top / u_mem_intfc / phy_top0 / u_phy_data_io / gen_dqs [7]。 u_phy_dqs_iob / dqs_p_iodelay警告：ParHelpers：361 - 此设计中有59个无负载信号。此设计将导致Bitgen发出DRC警告。 ddr3_temp_event_IBUF u_ddr3 / u_memc_ui_top / u_mem_intfc / MC0 / col_mach0 / fifo_ram [0] .RAM32M0_RAMD_D1_O u_ddr3 / u_memc_ui_top / u_mem_intfc / MC0 / col_mach0 / fifo_ram [1] .RAM32M0_RAMA_D1_DPO u_ddr3 / u_memc_ui_top / u_mem_intfc / MC0 / col_mach0 / fifo_ram [1] .RAM32M0_RAMB_D1_DPO u_ddr3 /u_memc_ui_top/u_mem_intfc/mc0/col_mach0/fifo_ram[1].RAM32M0_RAMD_D1_O u_ddr3 / u_memc_ui_top / u_ui_top / ui_rd_data0 / xhdl3.RAM32M0_RAMB_D1_DPO u_ddr3 / u_memc_ui_top / u_ui_top / ui_rd_data0 / xhdl3.RAM32M0_RAMD_D1_O u_ddr3 / u_memc_ui_top / u_ui_top / ui_wr_data0 /公羊[0]。 RAM32M0_RAMA_D1_DPO u_ddr3 / u_memc_ui_top / u_ui_top / ui_wr_data0 /公羊[0] .RAM32M0_RAMD_D1_O u_ddr3 / u_memc_ui_top / u_ui_top / ui_wr_data0 /公羊[1] .RAM32M0_RAMA_D1_DPO u_ddr3 / u_memc_ui_top / u_ui_top / ui_wr_data0 /公羊[1] .RAM32M0_RAMD_D1_O 谢谢娜文G K. 0
2020-4-28 08:47:27　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答举报李玉兰相关推荐 • 怎么设计生成带有MIG3.2的DDR3控制器？ 1171 • 可以使用mig生成ddr控制器吗？ 923 • 如何去实现高速DDR3存储器控制器？ 1269 • Vivado无法创建IBUF_LOW_PWR的原因？ 5302 • 如何用中档FPGA实现高速DDR3存储器控制器？ 2851 • 一起使用DDR3控制器和IDELAYE2时发生错误的原因? 2614 • cyclone V控制DDR3的读写，quartusII配置DDR3 ip核后，如何调用实现DDR3的读写呢，谢谢 22803 • DDR3存储器接口控制器是什么？有什么优势？ 1445 • 如何在Kintex7 FPGA上使用MIG7控制器？ 1557 • 怎样对DDR3芯片进行读写控制呢 1662 1个回答

答案对人有帮助，有参考价值 0 @ naveengk14，检查以下AR＃36195 http://www.xilinx.com/support/answers/36195.html --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- -------------------

2020-4-28 08:56:36 评论举报赵雪培