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我搜索了这个论坛，但未能找到这些特定事件的答案。
我通过串行从机配置使用来自处理器的同步串行接口配置FPGA。（M1和M0直接接地）。我已经放置了推荐的上拉电阻，如图3中的UG380所示。 当电路板上电并且电压达到稳定电平时，FPGA进入其初始化阶段，其中IO似乎被扭曲（？）200ms。 此时，PROGRAM_B引脚被拉高（由于外部脉冲或内部，不确定）.INIT_B和DONE引脚是处理器的输入，PROGRAM_B是输出。 处理器将此引脚拉低以保持关闭配置，并且它保持低电平，直到SCLK呈现给器件以及数据。 PROGRAM的发布和发送的SCLK之间的延迟大约是1.5ms。 INIT引脚始终保持高电平（3.3V）。 然后当DONE引脚变为高电平（3.3V）时，INIT然后被拉至1.95V。如果INIT引脚变为低电平表示CRC错误，我预计会在DONE引脚变为高电平之前发生。 此行为是否也表示CRC错误？ 由于在上电期间（大约200ms）清除配置存储器，在发送SCLK之前将PROGRAM设置为高电平后是否需要等待更长时间？ SCLK的发送目前是否可能出现CRC错误导致INIT引脚为1.95V而不是3.3V？ 感谢您提供的任何支持。 
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3个回答
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有几件事。
PROGRAM_B是一个输入。 如果您不使用外部复位管理器，或者从强制配置启动的某些操作中将其驱动，则必须将其拉高。 那么 - 在你的系统中，驱动它的是什么？ INIT_B是双向的。 它需要一个上拉。 无论出于何种原因，您的配置控制逻辑可以将其拉低以阻止配置的开始。 配置启动后，配置逻辑应监控它。 你的配置逻辑是否主动驱动INIT_B或它是否开漏（就像应该处理的那样）？ 还有更多......所以你在示波器上监控这些信号了吗？ INIT_B升至1.9V听起来像是对我的争论。 ----------------------------是的，我这样做是为了谋生。 |
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非常感谢你回复我。
PROGRAM_B引脚由处理器SDEN0引脚驱动。 处理器和整个电路板的其余部分同时出现。 处理器是AM186ER，SDEN0，SCLK和SDATA直接从处理器到FPGA。 独立的PIO用于监控FPGA的INIT和DONE引脚。 我确实在INIT_B引脚（建议的4.7K）上拉了一个问题，因为处理器已经清除了配置存储器（由于上拉电阻导致INIT_B为高电平）时将其拉低的问题。 这是一个输入。 顺便说一句，我也有HSWAPEN接地。 没有任何东西可以有效地驱动这条线，只有上拉悬挂在这条线上。 我用范围监视这些信号。 我同意这听起来像公共汽车争用。 谢谢。 |
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tshows写道：
非常感谢你回复我。 PROGRAM_B引脚由处理器SDEN0引脚驱动。 处理器和整个电路板的其余部分同时出现。 处理器是AM186ER，SDEN0，SCLK和SDATA直接从处理器到FPGA。 独立的PIO用于监控FPGA的INIT和DONE引脚。 那些连接到INIT和DONE的PIO引脚是否始终处于三态（仅限输入）？ ----------------------------是的，我这样做是为了谋生。 |
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