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我可能在Xilinx应该看到的原理图中发现了一个错误。
简而言之，似乎可以交换CFP2和QSFP时钟。 在原理图的表57中，CFP2和QSFP时钟输入到时钟恢复芯片U57。 它们的输出被路由到FPGA。 在Sheet 57上，CFP2_REFCLK信号输入到U57，相应的输出为SI5328_CLOCK2_C。 该输出信号被路由到表14上的Bank 127的收发器“QSFP”组。 相反，QSFP_REFCLK信号输入到U57，相应的输出为SI5328_CLOCK1_C。 该输出路由到“CFP2”组收发器，Bank 15在Sheet 15上。 如果我正确读取原理图，这两个时钟信号应相互交换。 否则，这些模块的两个SerDes库将使用错误的时钟。 附： 我试图在这个问题上打开服务请求，但网站不允许我这样做。 我试过多个浏览器（Chrome，IE 11），清除缓存/历史记录，尝试隐身模式等等，都无济于事。 希望这篇文章能够成为Xilinx审查原理图的充分机制。 
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3个回答
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@pzabinski我正在研究它。
会及时向大家发布。 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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@pzabinski
看起来U57和Bank 127/129布局的输出是正确的，但U57的输入是交换的。 QSFP_RECCLK_C_P / _N应连接到CLK2_P / _N，而CFP2_RECCLK_C_P / _N应连接到CLK1_P / _N。 这不应该影响任何事情，这是文档问题。 我对此有现场CR＃873205，将相应更新原理图。 感谢您让我们知道。 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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2019-9-30 10:42:37
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只有小组成员才能发言，加入小组>>
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