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大家好，
我正在使用cameralink。 我需要用于显示数据中像素位的位置的方案。 我阅读了相机链接规范，最新版本，但没有这个信息。 你可以帮我吗？ ThanksDV 
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10个回答
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HiGabor，
感谢您的回复。我引用了Camera Link的奇怪之处。 我买了相机连接器的连接器，以及用于将FPGA连接到相机的AlphaData Clink mini板。 我用Virtex6库实现了一个用于反序列化时钟的PLL。 ML605的PLL配置是什么？ 我的相机使用40Mhz的时钟 我可以读取LVDS信号。 但是，我不知道Lval，Fval，Dval和8位像素的位置。 我找到了几个位图的位置图。 为什么？ 首先感谢您的关注。 BR， 丹尼尔 gszakacs写道： 在将位分配正确之前，我总是至少搞砸两次。 问题是 国民队有一个整齐的0到27分配位，然后Camera Link绑定这些 以一种非常奇怪的方式来到规范中的“端口”。 维基百科中的图表混乱不堪 这更进一步： http://en.wikipedia.org/wiki/Camera_link 咆哮 我一直以为Camera Link是由一个疯子委员会设计的。 电缆 使用没有电缆安装配件的连接器（即你不能制作扩展器 或没有PC板或隔板连接器的适配器）。 布线完全 不必要的端到端交换（接口是点对点，一端定义 作为“相机”和另一个“帧抓取器”所以为什么不1：1布线？）。 港口了 连接起来以适应使用21位Channel-Link的预先存在的Pulnix设计 芯片。 哦，连接器是单源的，非常昂贵。 哦，顺便说一下，直接在FPGA中接收Camera Link不是为了轻松。 National芯片具有非常宽范围的PLL，允许20-85 MHz范围。 您可能希望在Virtex-5实现上查看此线程并注意它 要求PLL的动态重配置端口支持整个频率范围 分两步。 Spartan-6器件在PLL上也有DRP（但不在DCM上）。 咆哮 - Gabor |
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DS90CR287 / 288A数据手册显示了最初编号的位位置
美国国家半导体（现为德州仪器公司）见第9页图13.注意 时钟与数据对齐，如果同时反序列化，则看起来像 constand 7位字“1100011”。 在我的设计中，我总是反序列化时钟信号 以及用它来驱动PLL。 这给了我一个对齐的词（它就像一个 持续训练模式）。 这是我制作的示意符号，显示了TI（国家）芯片的相关性 位编号到Base Camera Link编号： - Gabor - Gabor |
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HiGabor，
感谢您的回复。我引用了Camera Link的奇怪之处。 我不使用Chip National。 我能知道四个数据信号中位的位置吗？ 使用您附加的图形添加第9页上的信息图13，我获得以下结果： TXin25是FVAL TXin24是LVAL TXin26是DVAL 等等..... 这是对的吗？ 我不明白如何修改PLL的配置。 我通过这篇文章获得了Virtex 6的IP结构 http://forums.xilinx.com/t5/Virtex-Family-FPGAs/Cameralink-on-Virtex6/td-p/178232 你可以帮我吗？ 谢谢！ BR， 丹尼尔 gszakacs写道： DS90CR287 / 288A数据手册显示了最初编号的位位置 美国国家半导体（现为德州仪器公司）见第9页图13.注意 时钟与数据对齐，如果同时反序列化，则看起来像 constand 7位字“1100011”。 在我的设计中，我总是反序列化时钟信号 以及用它来驱动PLL。 这给了我一个对齐的词（它就像一个 持续训练模式）。 这是我制作的示意符号，显示了TI（国家）芯片的相关性 位编号到Base Camera Link编号： - Gabor |
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是的，我认为你的位数是正确的。
我不确定你从PLL问题的起点，但主要的想法是，如果你 想要使用40 MHz输入的7倍时钟，你需要先将时钟乘以 7的倍数，可为您提供有效范围内的VCO频率。 然后分开 由倍数。 即PLL乘数= N * 7 PLL除数= N.且N * 7 * 40在有效范围内 对于Virtex-6 PLL上的Fvco。 另一个问题是相移。 您想要在数据位的中心对数据进行采样 周期，但时钟与数据转换边缘对齐。 这意味着你通常会这样做 需要在倍增时钟上进行90度相移。 我说通常是因为也可能 从时钟输入到数据输入的延迟有一些额外的差异，具体取决于 你如何勾勒你的ISERDES。 在40 MHz时，您应该能够找到有效的相移 非常可靠。 - Gabor - Gabor |
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gszakacs写道：
我一直以为Camera Link是由一个疯子委员会设计的。 您忘了提到连接器引脚排列是交叉目的，具有良好的信号完整性设计。 ----------------------------是的，我这样做是为了谋生。 |
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你好Gabor，
我还在V5上实现了摄像头连接接收器。 我找到了几个关于这个主题的线索，你做了很多，并且能够学到很多东西。 感谢您分享这些信息。 我选择使用DDR单元来实现接收器的数据，以及来自PLL的x3.5时钟，它由输入clink（摄像机链路）3：4 xclk提供。 我有几个问题，我很感激答案： 1.在前一个帖子中你提到： 低（19 - 47 MHz）：乘以21，反馈分频1，输出分频6 高（38至95 MHz）：乘以21，反馈分频2，输出分频6 然而，对于高频范围，输出clk频率不是x3.5，它是x（21/12），这是一个错字还是我误解了它？ 2.你使用什么来反序列化clink xclk，你使用的是带有x3.5作为clk信号和xclk作为数据信号的DDR单元吗？ 您是否正在将反序列化的clk与“1100011”模式进行比较，并使用相移版本的xclk注册去隔离数据？ 提前致谢， 的Eyal |
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1.在前一个帖子中你提到：
低（19 - 47 MHz）：乘以21，反馈分频1，输出分频6 高（38至95 MHz）：乘以21，反馈分频2，输出分频6 然而，对于高频范围，输出clk频率不是x3.5，它是x（21/12），这是一个错字还是我误解了它？ 实际上我有两个来自PLL的输出，一个是3.5x，有一个输出分频器 3，另一个在1.75x，输出分频器为6.我使用1.75x时钟 在Fabric端，一次处理4位。 我原来的设计是修改过来的 Lattice ECP2项目，使用4x变速箱输入（DDR时钟1：4反序列化）。 您可以使用DDR输入触发器，但是您至少需要一些 逻辑以3.5倍输入时钟运行，85 MHz时为297.5 MHz。 这不是 在V5中不可能，但需要注意逻辑电平延迟等。 2.你使用什么来反序列化clink xclk，你使用的是带有x3.5作为clk信号和xclk作为数据信号的DDR单元吗？ 我有一个用于数据的相同解串器的副本。 在V5中，我遇到了路由问题，不过如此 我使用IBUFGDS_DIFFOUT作为时钟，并使用反相输出来驱动解串器。 如果你 使用DDR输入触发器可能没有与ISERDES相同的限制。 您是否正在将反序列化的clk与“1100011”模式进行比较，并使用相移版本的xclk注册去隔离数据？ 首先，时钟和数据都使用相同的3.5倍移相时钟进行反序列化。 该 事实上，数据是7位，我一次反序列化4位意味着随着时间的推移你可以获得所有可能 4位对7位字的位置。 我的状态逻辑查找时钟字“0011”表示 一系列7位的起始四边形。 然后它使用它来同步反序列化的数据 它被送入56位寄存器。 从56位寄存器（每个数据通道），我抓住了7位 使用非相关系统时钟的时间。 所以这个寄存器是我的时钟域交叉FIFO。 - Gabor |
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谢谢Gabor！
这清除了我的事情。 我喜欢使用“0011”的反序列化clk模式来标记每个数据通道的新28位系列的开始。 如果我错了，请纠正我，但应该是“1100”。 但是，由于您使用反向xclk来驱动解串器，因此它是“0011”。 我在仿真中看到的另一个小问题是具有乘法21，反馈分频2，输出分频3和2的PLL行为。 6为x3.5和x1.75 clk。 两个输出clks每隔几个clk周期就会发生很大的抖动（我需要计算多少个），这样就会错过序列化的数据位。 具有乘法21，反馈分频3和输出分频2和PLL的PLL配置。 4工作正常，适合我的相机的xclk频率。 我不是PLL专家，但是，我很想知道导致这个问题的原因是什么？ 谢谢， 的Eyal |
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我猜1100或0011的顺序取决于你如何连接位。
我在做 Little Endian，它将第一个数据位放入LSB，所以它应该是0011，但是使用 倒置输入，而不是1100。 至于分频器，它们在某种程度上取决于输入频率。 我曾是 试图覆盖完整的20至85 MHz Camera Link规格。 V5的VCO范围 不允许这样，所以我创建了两个不同的PLL设置并使用了动态重新配置 在低或高范围之间切换。 如果你只需要处理一个特定的 频率，然后你可以更好地优化它。 另一方面，我没有看到周期抖动的重大问题，只要有 选择正确的范围。 其中一些可能取决于VccAux上的电源过滤， 也可能是我的设计开始靠近眼睛的中心，所以它更多 容忍抖动。 我确实在设计中的所有输入上都使用了IDELAY，延迟时间已经固定 在零。 只有PLL输入的时钟网络没有延迟。 时钟网到了 反序列化器经历了IDELAY。 - Gabor |
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@gszakacsSorry拖动这个旧帖子，但我认为我的相机链接接收器有问题。
我被困在使用FPGA，因为我找不到匹配的接口板与DS90 ...芯片上，所以我偶然发现了一些vhdl并实现了它..它基于theISERDESE1原语。 我有一个80MHz的像素时钟，我从MMCM_ADV块获取clk_div信号： MMCM_ADV_CAMERALINK：MMCM_ADV通用映射（CLKFBOUT_MULT_F => 14.0，CLKIN1_PERIOD => 12.5，CLKOUT1_DIVIDE => 2，CLKOUT2_DIVIDE => 14，CLKFBOUT_USE_FINE_PS => TRUE） CLKIN1输入从IOSERDESE1输出的输出馈送，并带有cameraLink clk线作为输入（希望有意义......） 无论如何 - 我看到时钟分区似乎没问题，但我的LVAL / DVAL组合似乎运行得太高了。 我的相机（basler linescan）设置为以1000us的行周期运行，但是我的LVAL / DVAL信号看起来比这更快。 我应该为每个LVAL脉冲计算1024个时钟（在2个抽头上读取2048个像素），但我只计算128个。 我应该运行什么测试的任何想法？ 任何帮助我都会感激不尽 - 提前谢谢。 渣子 |
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只有小组成员才能发言，加入小组>>
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