高通道数JESD204B菊链可扩展时钟解决方案

2018-12-28 11:54:19 2222 时钟 pll SNR

0 描述高速多通道应用需要低噪声、可扩展且可进行精确通道间偏斜调节的时钟解决方案，以实现最佳系统 SNR、SFDR 和 ENOB。此参考设计支持在菊链配置中增加 JESD204B 同步时钟。此设计可提供多通道 JESD204B 时钟，采用 ti LMK04828 时钟抖动清除器和带有集成式 VCO 的 LMX2594 宽带 PLL，能够实现低于 10ps 的时钟间偏斜。此设计经过 TI ADC12DJ3200 EVM 在 3GSPS 环境中检测，具有改善的 SNR 性能，通道间偏斜低于 50ps。本文对所有重要设计理论都进行了阐释说明，可指导用户完成器件选择流程和设计优化。最后，此设计还包含原理图、板布局、硬件测试和测试结果。主要特色高频 (GSPS) 采样时钟生成符合 JESD204B 标准、具有高通道数且可扩展的时钟解决方案适用于射频采样 ADC/DAC 的低相位噪声时钟可配置相位同步，可在多通道系统中实现低偏斜支持 TI 高速转换器和采集卡（ADC12DJ3200EVM、TSW14J56/TSW14J57） 1 TIDA-01024 Schematic and Block Diagram (Clocking Board).pdf 1.74 MB , 下载次数: 4 TIDA-01024 Schematic and Block Diagram (FMC TO FMC Adapter Card).pdf 1.2 MB , 下载次数: 4
举报淘帖0 只看该作者最近下载过的用户(5) 相关推荐 • JESD204B的常见疑问解答 205 • JESD204B的优势 312 • 构建JESD204B链路的步骤 244 • JESD204B协议介绍 376 • 如何采用系统参考模式设计JESD204B时钟 308 • 如何去实现JESD204B时钟？ 2541 • JESD204B串行接口时钟的优势 3243 • 串行LVDS和JESD204B的对比 2546 • 5G无线测试仪高通道数JESD204B时钟生成参考设计 3807 • JESD204B的系统级优势 1970