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使用了FPGA生成一张条状图,并将产生的图两个8位数据分别放进两个FIFO池(共四个),使用乒乓操作,双缓冲的方式,进行上传16位数据,FPGA端和FX3固件代码参考AN65974简单的修改,此时可以正常上传
但是如果将条状图中的数据,随时间变化,以同样方式上传出错,上位机收不到数据,error code 997 ,逻辑分析仪查看SLWR一直为有效位,FLAGB一直位高(低有效)即非满状态。 如果将用于上传一组8位数据的两个FIFO的din都置为一个reg常数,又可以正常上传数据 请问下这种是什么情况导致的,谢谢。 |
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有图吗
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请问可以直接使用来自FX2LP固件的端点向主机FIFO写入数据吗?
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