完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
你好
当我使用Exploreahead和planahead时,我在映射阶段收到以下错误消息 错误:打包:1107 - 无法将以下符号组合到单个IOB组件中: BUF符号`Circuit_M5M / KI2_M5M_EQ_IBUF`(输出信号:Circuit_M5M / KIB-EQ) PAD符号`Circuit_M5M / KI2_M5M_EQ`(PAD信号:KI2_M5M_EQ)符号具有不同的区域组属性 这里Circuit_M5M是我的pbock curcuit,KI2_M5M_EQ是该块的输出引脚,它连接到FPGA的一个引脚 顶层模块。 我在答案中看到了类似的问题: http://www.xilinx.com/support/answers/31432.htm 但我无法理解如何解决方法 有没有人可以提供帮助 谢谢 以上来自于谷歌翻译 以下为原文 Hello While I was using Exploreahead with planahead I got the following error message in mapping phase Error:Pack:1107 - Unable to combine the following symbols into a single IOB component: BUF symbol `Circuit_M5M / KI2_M5M_EQ_IBUF`(Output signal: Circuit_M5M/KIB-EQ) PAD Symbol `Circuit_M5M / KI2_M5M_EQ` (PAD Signal: KI2_M5M_EQ) Symbols have different area group attributes Here Circuit_M5M is my pbock curcuit and KI2_M5M_EQ is output pin of that block which is connected to one of the pins of FPGA over top module. I have seen similar problem in answers: http://www.xilinx.com/support/answers/31432.htm But I could not understand how to workaround Is there anyone to help Thanks |
|
相关推荐
1个回答
|
|
Pack:1107错误是用于报告与IO相关的各种打包问题的通用错误消息。
因此,在假设它是相关的之前,您需要考虑答复记录中描述的错误的上下文。 这就是为什么我在AR中放置限定词“这个答案记录只适用于你的情况......”。 您的错误消息中清楚地描述了您的问题。 您的pad和ibuf已通过约束分配给两个不同的区域组。 如果通过删除两个中的一个来修复区域组定义,则问题应该消失。 您可能希望了解是否存在更普遍的问题,例如具有意外后果的通配符约束。 有关示例,请参阅以下AR: http://www.xilinx.com/support/answers/33927.htm 以上来自于谷歌翻译 以下为原文 The Pack:1107 error is a general purpose error message used to report a variety of packing problems related to IO. So you need to consider the context of the error described in an Answer Record before assuming it is relevent. That's why I put the qualifier "this answer record is only a good match for your case if ..." in the AR. Your problem is clearly described in your error message. Your pad and ibuf have been assigned by your constraints to two different area groups. If you fix your area group deinitions by removing one of the two entrys, the problem should go away. You may want to look into whether you have a more general problem like wildcard constraints having unintended consequences. See the following AR for an example: http://www.xilinx.com/support/answers/33927.htm |
|
|
|
只有小组成员才能发言,加入小组>>
2273 浏览 7 评论
2684 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2169 浏览 9 评论
3238 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2310 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
559浏览 1评论
1636浏览 1评论
130浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2282浏览 0评论
595浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-16 14:13 , Processed in 1.278525 second(s), Total 76, Slave 60 queries .
Powered by 电子发烧友网
© 2015 www.ws-dc.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号