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FPGA选用alter公司的cyclone V系列，DDR3外接2片，程序调用DDR3 ip核UniPHY，程序综合编译没有问题，只配置了几个引脚定义，就出现了如下错误：
Error (14566): Could not place 1 periphery component(s) due to conflicts with existing constraints (1 dual-regional clock driver(s)) Error (175001): Could not place 1 dual-regional clock driver, which is within DDR3 SDRAM Controller with UniPHY fbone erro 175001是erro 14566的具体错误，我不太清楚175001这个错误的意思，他的根本原因是因为我的引脚定义导致FPGA内部时钟资源的错误么？ 谢谢哪位大神帮我解答一下 
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12个回答
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这个错误是进行工程编译时出现的
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学习学习，在线等。
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altera对ddr管脚是有限制的，你看看不分配管脚是不是就不报错了，如果是你就要找到是哪个管脚引起你这个错误的再去查手册看看为啥管脚不行！
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谢谢您的回答，我这个工程里要控制2组DDR3，发现是内部PLL资源等不够，我现在将一组设为硬控，一组设为软控，硬控的PLL、DLL、OCT设为master，软控设为slave。编译就通过没有问题了！只是请问，这样设计可以么？硬控和软控一个full-rate，一个half-rate，可以共用PLL、DLL和OCT么？谢谢 |
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谢谢您的回答，我这个工程里要控制2组DDR3，发现是内部PLL资源等不够，我现在将一组设为硬控，一组设为软控，硬控的PLL、DLL、OCT设为master，软控设为slave。编译就通过没有问题了！只是请问，这样设计可以么？硬控和软控一个full-rate，一个half-rate，可以共用PLL、DLL和OCT么？谢谢 |
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硬核没用过，不过编译过了应该就可以吧，这个就要上板测试啦!!!
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不知道你画板子了没，建议两片ddr的话可以用一套总线，这样例化一个ip就可以了，增加ip核的dq位宽，就可以控制两片了！
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我已经硬件做好了，我的FPGA一共连接的4块DDR3，分为2组，每组2片DDR3做数据位拓展 |
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那个引脚设置下，因为是引脚功能复用，在使用DDR时，改成IO即可，具体操作，在Quartus界面上端，会看到Assignments，然后点开选择Device，打开后，选择Device and Pin Options，打开后，点开Dual-Purpose Pins，在右边界面，把Value值全改成 Use as regular I/O就可以了，在编译应该没错了
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a416485164 发表于 2018-4-21 21:31 您好谢谢您的回答，按照您的建议，我去查看了我的dual-purpose Pin 的设置，是按照您说的设置的，错误依然存在哦！ |
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a416485164 发表于 2018-4-21 21:31 您好谢谢您的回答，按照您的建议，我去查看了我的dual-purpose Pin 的设置，是按照您说的设置的，错误依然存在哦！ |
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//*********************************2018年的问题……
虽然回答已晚，但是当做后来者的借鉴之处吧。 这个错误是代码问题。 错误指出“Could not place 1 dual-regional clock driver, which is within DDR3 SDRAM Controller with UniPHY fbone”。 即不能布局一个混合驱动的时钟。 可能是逻辑代码，比方说在代码不同地方将两个时钟给到DDR3，或者对某一个时钟信号赋值当做输出使用（大概率）。 还可能是约束代码问题，在引脚分配文件里将同一个时钟信号分配了两个不同的引脚（小概率）。 |
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