完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
单位之前的项目一直用原理图做开发,现在觉得不宜进行大型开发,想把之前的工程里的文件全部转化为verilog代码,即将原有的.sch文件转化为.v文件,ISE有这种自动转化的功能吗?还是有别的方法?
|
|
相关推荐
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
求FPGA 驱动控制ltc2271 或者 ltc2180 或者 ltc2190或者 ltc2202 的代码
1304 浏览 0 评论
411 浏览 0 评论
求助:遇见诡异问题,FPGA模块A输出端口连接模块B输入后,模块A不能正常工作的
1456 浏览 1 评论
472 浏览 0 评论
1416 浏览 1 评论
4291 浏览 95 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-16 20:40 , Processed in 0.541797 second(s), Total 69, Slave 52 queries .
Powered by 电子发烧友网
© 2015 www.ws-dc.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号