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我是FPGA的新手想请教一下Verilog中什么时候需要给变量定义寄存器。一开始我以为每个输入、输出都要定义没定义的话默认为一，但是今天看到一段代码输入变量[3:0] key_in并没有定义寄存器。
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7个回答
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寄存器reg型号，需要在程序中进行直接赋值，如果数据是从别的文件中引用过来，就需要用wire定义。所有的变量都需要定义，否则容易报错误
最佳答案
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寄存器是什么都不记得，只知道reg什么的
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缺省默认为wire型变量
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大神可否在详细点
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输入变量只能是wire，不能定义成reg
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reg型与wire型用在不同的地方
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